AI助力芯片设计：ChatGPT在8位累加器微处理器架构设计中的表现

和ChatGPT聊聊天，就可解决CPU开发过程中的一大难题？

纽约州立大学（NYU）研究人员完成了一件看似不可能的事情：

无需专业的硬件描述语言（HDL），仅靠说人话就能设计芯片！

在ChatGPT的帮助下，他们不仅设计出CPU上的一个组件，甚至还通过了有效性验证环节。

这个组件的主要职责在于构建一个基于八位累加器的微处理器架构的逻辑框架。累加器本质上是一种寄存器（存储器），它的主要功能是用于存储进行算术或逻辑运算所需的数据以及运算结果，这是CPU运行过程中必不可少的部分。

所以，还有什么是大语言模型不能做的？

有网友表示：

芯片设计的部分流程实现自动化无疑是个好消息。

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也有网友表现出对在芯片设计中使用AI编写HDL的担忧：

ChatGPT对芯片设计干了啥？

通常，设计和制造芯片的过程中会经历几个阶段。

其中一个阶段是用硬件描述语言（HDL）（例如Verilog）描述芯片内不同部件的实际几何形状、密度和整体布局。

在此前，作为一个极其专业化和复杂的领域，HDL编写一直是一项相对罕见且非常难以掌握的工作。

研究团队成员之一、也是研究助理教授的Hammond Pearce博士更是认为：

硬件描述语言的最大挑战就是没有多少人知道如何编写它们，很难成为这方面的专家。

这也就意味着，即使是最好的工程师也还是经常需要用这种语言做一些琐碎的事情。

而ChatGPT作为一种模式识别器，可以在各种类型的语言中转换自如，这就可以帮助工程师们跳过HDL阶段。

△使用 LLM 创建 IC（集成电路）的设计流程。

在本次探索性研究中，科学家们针对八个具有典型意义的硬件设计样本展开了深入探讨。他们利用LLM与硬件工程师进行实时互动，逐步将英文文本转换成Verilog（HDL）形式的等效代码。

在这次合作中，一位硬件工程师与LLMs一同创新性地提出了一种基于八位累加器的微处理器体系结构。他们随后将这一基准测试和处理器版本提交至Skywater 130纳米Shuttle进行芯片制造流程中的流片（tapeout）操作。

在探索此过程中，研究者们对ChatGPT-4、ChatGPT-3.5、Bard以及HuggingChat这四个不同语言模型所构建的硬件设计Verilog能力进行了全面的评估。

在进一步的研究中，我们对8位移位寄存器进行了深入的基准测试。目前，我们的大型模型正努力构建一个名为「测试名称」的Verilog模型。为了确保模型的准确性，我们提供了详细的规范说明，包括输入和输出端口的定义以及其他关键信息。同时，我们也好奇地询问了他在遵循这些规范下如何设计出一个满足需求的作品。

△8位移位寄存器的设计提示

下面是不同大模型给出的设计方案：

△左图是ChatGPT-4的八位移位寄存器设计，右图是ChatGPT-3.5

△左图是Bard（第4行的「红色」输入过宽），右图是HuggingChat（截断，格式化）

如上图所示，虽然ChatGPT都能够满足规格要求并开始进行设计流程，但Bard和HuggingChat都未能满足规格要求的初始标准。

在进行多次尝试后，研究人员依然未能借助Bard和HuggingChat的初始提示获得有效的回答。尽管如此，他们仍然坚持不懈地让这两者重新生成五次回答，希望能够找到问题的解决方案。然而，令人失望的是，无论是Bard还是HuggingChat，都无法满足设计规格的要求。此外，HuggingChat在模块定义后的Verilog输出不符合语法规范，这也是一个无法忽视的问题。

鉴于Bard和HuggingChat在初始的挑战基准测试中表现不佳，研究人员决定后续完整测试仅对ChatGPT-4和ChatGPT-3.5进行。

与此同时，顺便让大模型进行了Testbench（测试台）的设计：

你能为这个设计编写一个Verilog测试台吗？测试台应该具备自检功能，并且能够与iverilog一起用于仿真和验证。如果测试用例失败，测试台应该能够提供足够的信息，以便找到并解决错误。

最终结果表明ChatGPT-4的表现较为出色。大多数基准测试都通过了，并且大部分只需要工具反馈即可。

与创建可运行设计相比，ChatGPT-4在创建可运行的测试台上遇到了更多困难，往往还是需要人类的反馈意见。

而与ChatGPT-4相比，ChatGPT-3.5的表现明显较差，大多数基准测试都失败了，而那些通过测试台的对话大多数也不符合规范。与ChatGPT-4相比，ChatGPT-3.5每次对话和基准测试之间会出现各种各样的问题，在设计和测试台方面需要更频繁地进行修正。

ChatGPT是芯片设计中的“力量倍增器”

随着大语言模型（LLM）的继续发展，未来从构想到功能设计，LLM或许都可以轻松实现。

△研究人员用ChatGPT-4设计的基于累加器的数据通路（图是人绘制的），控制信号用虚线表示

研究人员认为：

尽管我们强调了模型的单步性能（即一步完成设计），但对于硬件应用来说，让它们以“共同设计师”的身份加入，可能会表现得更好。

当与经验丰富的工程师协同工作时，它们可以成为一种“力量倍增器”。工程师可以根据模型提供的“初版设计方案”，进行微调和快速迭代。

Hammond Pearce博士说道：

这项研究成果是我们认为首次完全由人工智能生成的硬件描述语言（HDL）转化为物理芯片的案例。

一些人工智能模型，比如OpenAI的ChatGPT和谷歌的Bard，可以生成不同编程语言的软件代码，但它们在硬件设计领域的应用尚未被广泛研究。

而这项研究表明，人工智能在硬件制造方面也具有潜力，尤其是在对话式应用中，通过反复交流可以完善设计。

并且，这样一来HDL编写过程中人为引起的错误就会减少，从而可缩短设计时间和上市时间，也可允许更多创造性的设计。

不知一些HDL工程专家听到这里是否会略感紧张。

研究人员认为如果这个过程能够实现自动化，不仅可以加快现在的工作速度，还可以减轻人为瓶颈。

但是，完全依靠类似于ChatGPT这种大模型或者依赖电力运行的软件机器也存在一定的风险。用于芯片设计的LLM在训练阶段也存在难解的黑盒子等一系列问题。

对此，你有什么看法？